PCIe 4.0

PCIe 4.0 とは

PCIe 4.0 （PCIe 4、PCIe Gen 4、PCI 4、PCI Express 4.0 とも呼ばれます）は、第 4 世代の 周辺コンポーネントインターコネクト Express（PCIe）、高速コンピュータバステクノロジーです。低コストでより広い帯域幅を必要とするアプリケーションに対応するように設計されており、また「PCIe 4.0 の下位互換性」を心配するユーザーの声にも応え、旧世代の PCIe とは完全に下位互換性を維持しています。

この仕様では、可変レーン幅（x1、x2、x4、x8、x16、x32）が定義されています。これにより、開発者は多数のレーン幅と速度設定にアクセスでき、さまざまな帯域幅要件を持つアプリケーションに対応できます。例えば、ストレージアプリケーションは PCIe x4 レーン幅を使用しますが、 帯域幅の増加によってメリットを得られる高性能アプリケーションは PCIe x16 レーン幅を使用できます。

PCIe 4.0 SSD と組み合わせた互換性のある PCIe 4.0 マザーボードは、前世代の PCIe 3.0 シリーズ SSD の 2 倍のシーケンシャル読み取り/書き込み速度を実現し、低速の SATA SSD テクノロジーの 10 倍以上の速度を実現します。

PCI Express 4.0 の仕様は 2017 年 10 月に最終決定され、16GT/秒（以前のバージョンの PCIe 3.0 の 2 倍のビットレート）の公表された転送（ビット）レートが適用されました。次の表に、PCIe 3.0 と PCIe 4.0 で提供される集約帯域幅オプションを示します。

PCIe 4.0 の違い

2003 年には、PCI Express の第 1 世代である PCIe 1.0 がリリースされ、ほぼ同時にその直前のバス規格である PCI および AGP（アクセラレーテッドグラフィックスポート）に取って代わりました。後者は、より広い帯域幅を必要とするグラフィックスコントローラー接続用に特に開発されました。 

PCI の改良点は、PCI のパラレル形式に代わるシリアルインターフェイスフォーマットと、ぎくしゃくした PCI 共有バスアーキテクチャーに代わる接続された各デバイス用の個別のバスにより、容易に明らかになるものでした。PCIe 1.0 （当初は高速インターコネクトと呼ばれていました）は、1 レーンあたり 250MB/秒の帯域幅仕様と 2.5GT/秒 の転送レートを誇っていました。

各 PCIe リリースの帯域幅の倍増規則は、バージョン 2.0 および 3.0 で確立され、それぞれ 2007 年および 2010 年にリリースされました。PCIe 3.0 の増分改善には、8b/10b から 128b/130b に更新されたエンコーディング方式が含まれています。PCIe スロットと接続カードの間の最小バージョンと速度は、常に実際の帯域幅のパフォーマンスと時間の制約を左右しますが、連続した反復ごとに、PCIe は以前のバージョンと下位互換性が維持されています。

PCIe 4.0 の最終リリース仕様は、リリース期間の 4 年前から、PCIe 3.0 の 7 年後まで延長されました。後方互換性のある機械的および電気的なフォームファクターにより、帯域幅倍増のために確立された PCIe 規格を維持 することは、開発者にとってより困難な作業であることが実証されています。 

このような厳しいパフォーマンスの期待に応える一方で、PCIe Gen4 は、システムレイテンシの削減、帯域幅の追加レーンの拡張性、PCIe チャネルの各レーンの電気インテグリティと信頼性を評価するレーンマージン機能などの機能強化も導入しました。

PCIe Gen4 速度

PCIe Gen4 の速度が大幅に向上したことで、新たなアプリケーションのメリットと手段が数多く実現されている中で、最も重要な中心的存在となっています。連続するリリースごとに速度が向上したため、PCIe x4 （4 レーン）は、第 1 世代の PCIe x16 （16 レーン）のスループットを上回るレベルになりました。 

現実的なコンテキストを提供するために、PCIe 4.0 規格の転送レートは、1 秒あたり 1600 万回発生する差動ペアに対する電圧スイッチを示しています。

この PCIe * の速度倍増の伝統により、クラウドサーバーやデータセンターなどのハイエンドアプリケーションで PCIe * 4.0 のコスト削減が可能になり、ノートブック PC やタブレットなどのスタンドアロンデバイスのパフォーマンス、ユーザー体験、不動産効率が向上しました。 

過去 16 年間でビットレートと帯域幅の仕様が劇的に増加しているにもかかわらず、ネットワークアーキテクチャの不可欠な要素に対応するためには、さらに高速化が必要になります。400G イーサネットテクノロジー は、PCI Express Gen4 の最大速度を超えてペースを維持するために、各方向に 50GB を必要とします。x86 アーキテクチャではバスが多くの場合、ボトルネックとなることがあるため、高度なアプリケーションは、将来の世代の PCIe で約束される優れた帯域幅をすでに待っている可能性があります。

PCIe 4.0 のアーキテクチャ

PCIe 4.0 のアーキテクチャは、速度の向上とより経済的なレーン割り当てを実現することを目的としています。PCIe Gen4 によって可能となる I/O ピンの使用量が減少すると、消費電力が比例的に改善されます。例えば、GPU は従来 16 レーンを使用していましたが、PCIe 4.0 NVMe ドライブはさらに 4 レーンを消費します。この PCIe x4 と x16 の要件は、標準マザーボードに搭載されている 20-24 PCIe レーンをすぐに使い果たす可能性があります。 

PCIe Gen4 の登場により、ユーザーは帯域幅を 2 倍にするかレーンを半分にするかを選択できるようになりました。後者は、PCIe x4、x8、または x16 デバイスカードの任意の組み合わせを使用して、より任意のプラグインを提供する機会を提供します。

PCI Express Gen4 アーキテクチャには、効率と消費電力を向上させるためのいくつかの追加機能も含まれています。サービスデバイスの拡張タグおよびクレジットは、レイテンシをマスクし、帯域幅の飽和を最適化できる機能です。システムエラーを拡大し、I/O 仮想化を改善する優れた信頼性、可用性、および保守性（RAS）機能は、PCIe 4.0 の他の新しい要素の 1 つです。I/O 仮想化を利用することで、仮想ソフトウェアデバイスにより、ネットワークインターフェイスカード（NIC）などの物理的に同等なデバイスを置き換えることができます。 

PCle 4.0 の課題
PCIe 4.0 に組み込まれているアーキテクチャの拡張機能の長いリストには、多くの技術的な課題もあります。挿入損失が以前の改訂版で発生した値よりも大きくなっています。より厳しいマージニング要件に適応しながらシグナルインテグリティを維持することは、克服すべき大変困難な障害となっています。PCIe Gen4 に伴う周波数が高いため、最大トレース長は PCIe Gen3 で 16～20 インチから 10～12 インチになりました。

また、帯域幅の増加は、基準クロックのパフォーマンス要件を比例的に増加させています。適切なクロッキングアーキテクチャの決定には、十分に低いジッターと周波数の安定性レベルを確保するために、より多くの分析が必要になります。また、PCIe 3.0 の要件を満たすクロックは、必ずしも PCIe 4.0 デバイスのニーズを満たしているとは限りません。

PCIe 4.0 のテスト

PCIe 4.0 の設計拡張に固有の課題も、テストの領域にまで広がっています。さらに速度が 2 倍になったことで、データのキャプチャ、分析、ストレージ、可視化には、より高い標準が求められています。PCIe Gen4 に固有の高い周波数とチャネル損失は、新しいテストプラットフォームアプリケーションの追加の考慮事項です。リファレンスクロックのテストは、4 つの PCIe イテレーションとデータレートすべての位相ジッター要件テストが必要になるため、より複雑になっています。 

PCIe テスト中に見られる一般的なハードウェアの問題には、リンク速度の問題、トラフィックの問題、復元後のリンク品質の問題などがあります。プロトコルアナライザは、汎用性の高い PCI Express テスターであり、多くの PCIe の問題をテストおよびデバッグするための強力なソリューション です。PCI Express 4.0 の高速化により、特定のパケットをフィルタリングし、長いシーケンスを記録する機能は、ますます貴重になるテストデバイス機能です。 

分析テスト用 PCIe 4.0 ソリューション&

PCIe 規格の歴史を通じて、テスト機器は進化し、高速化とアーキテクチャ内の複雑さの増大に対する要求に対応できるようになっています。正確かつ包括的なテストを確実に行うためには、複数のツールとプロセスを使用する必要があります。 

プロトコルアナライザ
PCI Express 4.0 専用に設計されたアナライザは、トラフィックフローの高度な可視性と高度なトレース分析機能を備えており、不可欠なものとなっています。Xgig 4K16 プロトコルアナライザ/ジャマーなどのテストプラットフォームは、エラー注入機能の利点と、単一のシャーシで同時に分析およびジャムを行う手段も提供します。複数のトレース内容をキャプチャするためのメモリ区分 アップストリーム方向とダウンストリーム方向の両方で 64GB のメモリを使用すると、トラフィックデータをキャプチャするための十分なストレージ容量を確保できます。

Xgig 4K16 PCI Express 4.0 プロトコルアナライザ/ジャマー

ジャマー
電波妨害機能はプロトコルアナライザの統合機能ですが、Xgig ジャマーなどの個別製品では、ライブトラフィックを操作してエラーをシミュレートできるため、エラー回復プロセスの応答性と堅牢性を検証できます。導入されるエラーのタイミングとタイプは、自動テストルーチンを開発できるように、正確に事前に計画できます。 

Xgig ジャマー

PCIe 5.0 以降

PCIe 5.0 仕様の最終リリースは 2019 年 5 月に完成しました。PCIe リリースを担当するグループ  PCI-SIG によれば、PCIe 5.0 は業界から積極的な反応を集めており、ハードウェアおよびテストソリューションの開発サイクルの高速化につながっています。PCIe 5.0 固有の電気的改善は、PCIe Gen4 で観察される多くのシグナルインテグリティ問題に対応しています。慣例上、PCIe Gen 5 は、完全な下位互換性と PCI Express 4.0 の 2 倍の転送レート、すなわち驚異的な 32.0GT/s を提供しています。

PCIe 4.0 の登場には通常よりも非常に時間がかかりましたが、これらの飛躍的前進のおかげでその辛抱も報われたと言ってよいでしょう。PCIe 5.0、PCIe 6.0 へと次々にバトンを引き渡すことで、設計およびテストの専門家に対する要求は衰えることなく継続されます。幸いなことに、新しい世代のプロトコルアナライザやその他の汎用テスターは、この課題に値することが証明されており、将来の世代にも十分に対応できるようになっています。