PCIe 5.0

Das 2019 veröffentlichte endgültige Release des Standards PCI Express 5.0 kennzeichnet den Höhepunkt eines 18 Monate andauernden, beschleunigten Entwicklungszyklus, der als notwendig erachtet wurde, um den eskalierenden Leistungsbedarf datenintensiver Anwendungen zu berücksichtigen.

Wie alle früheren Generationen ist auch bei PCIe 5.0 die Abwärtskompatibilität gewährleistet, wobei die jeweils niedrigere Version weiterhin maßgeblich für die Transferrate zwischen PCIe-Slot und Anschlusskarte bleibt. Neben der größeren Bandbreite enthalten die neuen Spezifikationen auch Überarbeitungen auf der elektrischen Ebene zur Verbesserung der Signalintegrität sowie neue Kriterien zur Optimierung der mechanischen Leistung der Steckverbindungen.

Wie schon bei allen vorhergehenden Generationen stellt auch die Abwärtskompatibilität der aktuellen Version PCIe 5.0 sicher, dass die anspruchsvollsten und leistungsstärksten Anwendungen, wie Cloud-Computing und Künstliche Intelligenz (KI), die Vorteile der größten verfügbaren Transferrate nutzen können, während frühere Technologie-Generationen weiter für weniger anspruchsvolle Anwendungen verfügbar bleiben.

Die Verabschiedung des Standards PCIe 5.0 im Jahr 2019 war der erste von vielen Schritten auf dem Weg zur Implementierung dieser neuen Technologie-Generation. Auch sind noch vorläufige Konformitäts- und Interoperabilitätsprüfungen abzuschließen. Diese zusätzlichen Meilensteine könnten die Einführung der ersten zertifizierten kommerziellen Produktangebote für PCIe 5.0 weiter hinauszögern.

Da die PCIe-Technologie heute in nahezu alle Arten von Rechnersystemen integriert ist, gehören viele der weltweit größten Unternehmen aus den Bereichen Elektronik, Computing, Datenspeicher und E-Commerce der symbiotischen Infrastruktur der Kunden- und Lieferkette für PCIe 5.0 an. Dazu zählen beispielsweise IP-Lieferanten von geistigem Eigentum (Intellectual Property, IP), die die Funktionalität von PCIe 5.0 ermöglichen, Switch- und Retimer-Hersteller sowie Zulieferer von Mainboards, Speichergeräten und Grafik-Controllern für PCIe 5.0. Diese wichtigen Komponenten sind Bestandteil der anspruchsvollen Computersysteme und Geräte, die für Rechenzentren und andere wichtige Netzwerkinstallationen benötigt werden.

Marktsegmente mit frühzeitiger Einführung von PCIe 5.0
Es wird nicht davon ausgegangen, dass alle Unternehmen und Marktsegmente sofort PCIe 5.0 einführen werden. Die IP-Märkte sind auf frühzeitige Validierungsmöglichkeiten angewiesen, um die Funktionalität im FPGA-/Halbleiter-Format sicherzustellen. Auch CPU-, Ethernet- und ausgewählte Accelerator-Anbieter werden bei der frühzeitigen Einführung von PCIe 5.0 eine wichtige Rolle spielen. Server in Rechenzentren sowie High-Performance-Computing(HPC)-Infrastrukturen, die bereits mit den sich verschärfenden Bandbreiten- und Latenzforderungen zu kämpfen haben, werden schnell von den Vorteilen der PCIe-5.0-Technologie profitieren wollen.

Anwender der PCIe-5.0-Protokollanalyse
Um eine schnellere Markteinführung sicherzustellen, müssen die Validierungs- und Debugging-Zyklen beschleunigt werden. Das erhöht die Nachfrage nach anspruchsvollen Protokollanalysatoren durch Integrationsteams, die für die Verifizierung und Validierung der Systeme verantwortlich sind, sowie durch Debugging-Teams, die mit der Qualifizierung der Komponenten und Behebung von Interoperabilitätsproblemen betraut sind. Auch Anwender, die das Performance-Tuning der Geräte, Treiber und Anwendungssoftware sicherstellen, werden aus ihrer Investition in anspruchsvolle Protokollanalysatoren für PCIe 5.0 eine erhebliche Rendite erwirtschaften.

Auch mit der fünften Generation der PCIe-Technologie hat sich die Transferrate wie bei allen Vorgängern weiter verdoppelt. Mit der gleichen 128b/130b-Codierung, die seit Version PCIe 3.0 Standard ist, stellt PCIe 5.0 jetzt in jeder Richtung einen Durchsatz von 64 GB/s zur Verfügung. Da die PCIe-Technologie vollduplexfähig ist, werden in beiden Richtungen zusammengenommen maximal 128 GB/s übertragen.  

Bis PCIe 2.1 wurde ein 8b/10b-Leitungscode verwendet, das heißt, acht Datenbit wurden in einem 10 Bit langen Codewort übertragen. Das hatte bei der Leistung einen nicht nutzbaren Overhead von 20 % zur Folge, der die Brutto-Transferrate von 2,5 GT/s auf eine Nettobandbreite von nur 2,0 Gbit/s verringerte. Mit der ab PCIe 3.0 genutzten 128b/130b-Codierung wird dagegen auch bei PCIe 5.0 ein effizienterer Overhead-Faktor von 1,5 % beibehalten.

Diese beeindruckende Geschwindigkeit von PCIe 5.0 würde es beispielsweise erlauben, den Inhalt einer typischen Blu-Ray-Disk in weniger als einer Sekunde in den nichtflüchtigen Speicher (NVM) eines PCIe-5.0-Mainboards zu übertragen.  Obgleich eine solche Datenrate auf den ersten Blick übertrieben erscheinen mag, ist sie doch durch die in anderen Bereichen erfolgten Weiterentwicklungen in der Netzarchitektur notwendig geworden. Beispielsweise erfordert 400G Ethernet in jeder Übertragungsrichtung eine Bandbreite von 50 GB/s, um mit maximaler Kapazität an den Hauptprozessor (CPU) angeschlossen zu werden.

Bei PCIe 4.0 erwiesen sich die 32 GB/s, die ein vollwertiger x16-Slot zur Verfügung stellt, als unzureichend. Die von PCIe 5.0 gebotene Bandbreite übersteigt den Bedarf dieser Schnittstelle dagegen und lässt sogar noch etwas Reserve.

Doch nicht nur Ethernet-Netze treiben die Entwicklungszyklen voran. Eine wichtige Rolle spielen auch die neuen Echtzeitsysteme mit latenzkritischen Leistungsanforderungen, wie autonomes Fahren, Verteidigungsanwendungen, die eine sofortige Reaktion erfordern, sowie kritische Anwendungen im Bereich der Finanzsicherheit, bei denen Hacking-Versuche umgehend abgewehrt werden müssen. Einzelne Nutzer von Multi-GPU-Systemen und Premium-Grafikkarten profitieren ebenfalls erheblich von der größeren Transferrate und Bandbreite bei PCIe 5.0.

Die Spezifikation von PCIe 5.0 kann als natürliche Weiterentwicklung des abwärtskompatiblen PCIe-Standards angesehen werden, wobei in dieser Version keine Änderungen an der Datensicherungsschicht (Data Link Layer, DLL) und Transaktionsschicht (Transaction Layer, TL) vorgenommen wurden. Auch profitiert diese Spezifikation weiterhin von der skalierbaren Flusssteuerung und den erweiterten Tags und Credits, die mit PCIe 4.0 eingeführt wurden.

Ebenfalls ergänzt wurde ein neuer CEM-Steckverbinder für Add-in-Karten (AIC). Verbesserungen an der Signalintegrität und am Design der Steckverbindung haben die Leistung und Zuverlässigkeit insgesamt gesteigert. Auf der Bitübertragungsschicht wurden Verbesserungen an den „Ordered Sets“ von EIEOS und SKP sowie an den Entzerrungssequenzen (EQ) eingeführt.

Bei den Hardware-Herstellern und Branchen-Insidern ist die Spezifikation von PCIe 5.0 im Allgemeinen auf ein positives Echo gestoßen. Insbesondere die Erweiterungen zur Verbesserung der Testfähigkeit, zum schnelleren Link-Training sowie zur Unterstützung alternativer Protokolle werden als äußerst vorteilhaft angesehen. Dieser Konsens in der Industrie in Verbindung mit den relativ niedrigen Hürden für den Übergang von 4.0 auf 5.0 haben dazu geführt, dass für die Hardware offensive Entwicklungs- und Kommerzialisierungsziele formuliert wurden.

Die Fortschritte und Spezifikationsänderungen des neuen Standards PCIe 5.0 haben viele der Herausforderungen, die in der PCIe-Architektur begründet sind und die die Testausführung und die Entwicklungsmaßnahmen verkomplizieren, weiter verschärft. Dazu gehört die Forderung nach einer 2-fachen Verringerung des Sender-Jitters (Tx) und einer 3-fachen Verringerung des Referenztakt-Jitters.

Auch bei PCIe 5.0 bleibt die Signaldämpfung eine wichtige architekturbasierte Herausforderung. Retimer, Redriver und alternative Basismaterialien für Leiterplatten gehören zu den optionalen Kostenvorteilen, die Hardware-Entwicklern zur Verfügung stehen, um die Auswirkungen dieser Vorgaben abzumildern. Ein Retimer wird genutzt, um das gleiche Signal erneut zu übertragen, während ein Redriver das Signal lediglich verstärkt. Diese Funktionen verbessern die physische Reichweite der logischen Verbindung (Link).

Die Spezifikation von PCIe 5.0 legt für die Kanaldämpfung ein Budget von 36 dB fest, das damit nur etwa 28 % über dem Schwellwert von PCIe 4.0 liegt. Die mit der PCIe-Technologie verbundene Einfügedämpfung bleibt auch bei PCIe 5.0 ein Thema. Die Dämpfungspegel des Leiterplattenmaterials FR4 sind nicht länger akzeptabel und alternative Materialien, wie MEGTRON, die bis zu 2,5-mal mehr kosten, sind obligatorisch geworden. Auch haben die von PCIe 5.0 an die Kanäle gestellten Anforderungen neue Entzerrungsschaltungen für Sender (Tx) und Empfänger (Rx) notwendig gemacht. Zudem ist die Ausnutzung der elektrischen Reserve am Empfänger („Lane-Margining“) bei Spannung und Taktung unverzichtbar geworden.

Beim Übergang von PCIe 4.0 zu PCIe 5.0 hat sich die Implementierungsstrategie auf die Verdopplung der Transferrate, die Abwärtskompatibilität und einen kürzeren Release-Zyklus konzentriert.

Neue Leistungsmerkmale, die den Geschwindigkeitszuwachs ermöglichten oder förderten, hatten Vorrang vor anderen empfohlenen oder gewünschten Änderungen. Beispielsweise mussten der EIEOS-Satz und die Definition der Datenbitrate überarbeitet werden, um die Transferrate zu erhöhen. Grundlegende PCIe-Elemente, wie die Codierung und der Schwellwert der Bitfehlerrate (BER), wurden dagegen nicht verändert. Auch die Signalisierungs- und Scrambling-Verfahren sind mit denen von PCIe 4.0 identisch und man übernahm die bestehenden Rx-/Tx-Testmethoden, um die Implementierung zu vereinfachen.

Obwohl der Schwerpunkt auf eine frühe Markteinführung und auf die Kompatibilität gelegt wurde, gibt es bei PCIe 5.0 doch Design-Änderungen, die sich notwendigerweise auf die Steckverbindung und die Testverfahren auswirken. Dazu gehören die Taktrückgewinnung (CDR) mit einer Antwort zweiter Ordnung sowie ein CEM-Verbinder, der nur zu einem oberflächenmontierten (SMT) PCB-Footprint kompatibel ist, aber an der Add-in-Karte abwärtskompatibel bleibt. Über modifizierte TS1-/TS2-Trainingssequenzen unterstützt PCIe 5.0 nun auch alternative Protokolle.

Bedingt durch die ungewöhnlich lange Entwicklungszeit von PCIe 4.0 war auch deshalb eine größere Übereinstimmung mit der nächsten Generation PCIe 5.0 erforderlich, weil sich die Netzwerke und die Bandbreitennachfrage natürlich weiterentwickelt hatten. Aufgrund der dadurch entstehenden zeitlichen Überlappung beider Standards waren übereinstimmende Design- und Testverfahren für einen reibungslosen Übergang praktisch unverzichtbar.

Aktualisierung der Bitübertragungsschicht bei PCIe 5.0
Wie oben bereits erwähnt, führt PCIe 5.0 strengere Jitter-Spezifikationen, anspruchsvollere Budgetvorgaben für die Kanaldämpfung sowie neue Anforderungen an das Lane-Margening (Spannung, Taktung) ein. Zudem waren aufgrund der höheren Transferrate Änderungen an der Bitübertragungsschicht (Physical Layer) erforderlich. Weitere technische Neuerungen sichern die Abwärtskompatibilität zu früheren PCIe-Generationen.

Die Spezifikation von PCIe 5.0 enthält auch wichtige Änderungen am Ordered Set. Das „Electrical Idle Exit Ordered Set“ (EIEOS) wird genutzt, um den elektrischen Ruhezustand (Idle State) zu verlassen. Das vom „Ordered Pair“ bei PCIe 4.0 her bekannte Muster aus 16 Nullen und Einsen vergrößerte sich bei PCIe 5.0 auf 32 Nullen und Einsen, die für jede Lane wiederholt werden. Die (wiederholten) Back-to-Back-EIEOS-Signale kennzeichnen eine weitere Protokolländerung. Auch der „Start of Data Stream Ordered Set“ (SDS) wurde aktualisiert, sodass der Empfänger die Ursprungspunkte des Datenstroms jetzt eindeutig unterscheiden kann. 

Die Trainingssequenzen (TS1/TS2) profitieren von neuen innovativen Optionen, die die Verdoppelung der Transferrate von PCIe 5.0 vereinfachen sollen. Sie sind nun eine notwendige Vorstufe für den Link-Aufbau und die Entzerrung (EQ). Allerdings können sie auch Verzögerungen verursachen, da die Ordered Sets alle unterstützten Datenraten-Stufen, beginnend bei 2,5 GT/s schrittweise bis zur Transferrate von 32,0 GT/s von PCIe 5.0, durchlaufen. Um dieses Problem zu vermeiden, sind EQ-Bypass-Optionen vorgesehen, die die Entzerrung der Datenraten-Zwischenstufen umgehen. Es ist auch möglich, die Entzerrung durch Auswahl der „No EQ“-Option insgesamt auszulassen, sodass sofort zum aktiven Datentransfer-Status L0 übergegangen wird.

Weiterhin besitzen die modifizierten TS1-/TS2-Sequenzen von PCIe 5.0 neue Felder für die Kennungen (ID) alternativer Protokolle und bieten eine erweiterte Unterstützung der Vorcodierung. Nach erfolgreicher Aushandlung der Parameter (Negotiation) zwischen dem System und dem betreffenden Gerät, kann der Link dann sofort mit der höchsten unterstützten Datenrate in den L0-Status übergehen und die Übertragung mit dem ausgehandelten alternativen Protokoll einleiten. Sollte es nicht möglich sein, ein alternatives Protokoll auszuhandeln, kehrt das System umgehend zum Standardprotokoll von PCIe 5.0 zurück.